課程資訊
課程名稱
交換電路與邏輯設計
Switching Circuit and Logic Design 
開課學期
102-1 
授課對象
電機工程學系  
授課教師
吳安宇 
課號
EE2012 
課程識別碼
901 32300 
班次
01 
學分
全/半年
半年 
必/選修
必修 
上課時間
星期四6(13:20~14:10)星期五7,8(14:20~16:20) 
上課地點
電二143電二143 
備註
本系優先
總人數上限:70人 
Ceiba 課程網頁
http://ceiba.ntu.edu.tw/1021logic_design 
課程簡介影片
 
核心能力關聯
核心能力與課程規劃關聯圖
課程大綱
為確保您我的權利,請尊重智慧財產權及不得非法影印
課程概述

課程大綱

「交換電路與邏輯設計」課程將介紹如何以「開關」(switch)作為實現布林邏輯與設計數位電路之基本元件,並介紹如何有系統地優化交換電路(switching circuit)。

課程內容包括:
Introduction
- Number Systems and Conversion
Boolean Algebra and its Applications
- Combinational Logic Design and its Minimization
- Karnaugh Maps and Two-Level Logic Minimization
- Multi-Level Gate Circuits
- Combinational Circuit Design
- Multiplexers, Decoders, and Programmable Logic Decices
Sequential Logic Design and its Minimization
- Latches and Flip-Flops
- Registers and Counters
- Analysis of Clock Sequential Circuits
- Derivation of State Graphs and Tables
- Reduction of State Tables
- Sequential Circuit Design
- Circuits for Arithmetic Operations
Hardware Description Language: Verilog (basics)
 

課程目標
數位系統在我們的日常生活中無所不再,「交換電路與邏輯設計」課程將帶領同學們進入「零」與「壹」的世界,了解二元邏輯如何能勝任所有的計算工作。

本課程將提供其他進階課程﹝如「數位積體電路設計」、「電子設計自動化導論」、「計算機組織與架構」、「邏輯合成與驗證」、「積體電路測試」等課程﹞之入門知識。 
課程要求
預修科目:
無 
預期每週課後學習時數
 
Office Hours
每週四 15:00~17:00 
參考書目
教科書: Textbook
Charles. H. Roth, Jr. & Larry L. Kinney, Fundamentals of Logic Design, 7th edition, CENGAGE Learning, 2013.


參考書目: Reference Verilog Textbook (not required) :
1. (Major Verilog coding reference textbook) “Verilog HDL: Digital design and modeling,” Joseph Cavanagh, CRC Press, 2007.
2. (基礎)“Digital system designs and practices: Using Verilog HDL and FPGAs," Ming-Bo Lin, Wiley, 2008.
 
指定閱讀
 
評量方式
(僅供參考)
 
No.
項目
百分比
說明
1. 
Homework 
18% 
 
2. 
Quiz1 
4% 
 
3. 
Midterm 
35% 
 
4. 
Quiz2 
6% 
 
5. 
Final  
35% 
 
6. 
Participation 
2% 
 
 
課程進度
週次
日期
單元主題
第1週
9/12,9/13  Homework1<br>
Ch 2 Boolean Algebra<br>
Ch 1 Introduction: Number Systems and Conv <br>
Ch 0 Course Overview<br>
2013 Logic Design Syllabus <br> 
第2週
9/19,9/20  中秋連假 
第3週
9/26,9/27  Homework2<br>
Ch4 Application of Boolean Algebra<br>
Ch3 Boolean Algebra (continued) <br> 
第4週
10/03,10/04  Ch 5 Karnaugh Maps 
第5週
10/10,10/11  Homework3 <br>
Ch 7 Multi-Level Gate Circuits; NAND NOR Gates 
第6週
10/17,10/18  Quiz 1 (ch1 - ch4)<br>
Advanced: Introduction of Verilog 
第7週
10/24,10/25  Advanced: Introduction of Wallace Tree Multiplication <br>
Ch8 Combinational Ckt Design <br>
Ch9 Multipliexers Decoders and PLD (skip 9.7) 
第8週
10/31,11/01  Ch11 Latches and FF <br>
Advanced: LAB Exercise 
第9週
11/07,11/08  Midterm (Ch1 - Ch9) 
第10週
11/14,11/15  Ch 11 Latches and FF 
第11週
11/21,11/22  Ch 12 Registers and Counters 
第12週
11/28,11/29  Ch 13 Analysis of Clock Sequential Ckts
Homework 5 
第13週
12/05,12/06  Ch 14 Derivation of State Graphs and Tables <br>
Homework6 
第14週
12/12,12/13  Quiz 2 <br>
Ch 15 Reduction of State Tables (15.1 to 15.2) 
第15週
12/19,12/20  Advanced: Introduction of final project <br>
Ch 16 Sequential Ckt Design (16.1 to 16.4)<br>
Homework7 
第16週
12/26,12/27  Ch 16 (cont’d) <br>
Ch 18 Circuits for Arithmetic Op. (18.1-18.2) <br>
project_alu_supplement.pdf 
第17週
1/02,1/03  Ch 18 (cont’d) <br>
Advanced: Presentation  
第18週
1/2,1/3  Final exam