課程資訊
課程名稱
交換電路與邏輯設計
Switching Circuit and Logic Design 
開課學期
103-1 
授課對象
電機工程學系  
授課教師
簡韶逸 
課號
EE2012 
課程識別碼
901 32300 
班次
02 
學分
全/半年
半年 
必/選修
必修 
上課時間
星期四6(13:20~14:10)星期五7,8(14:20~16:20) 
上課地點
電二143電二143 
備註
本系優先
總人數上限:70人 
Ceiba 課程網頁
http://ceiba.ntu.edu.tw/1031logic 
課程簡介影片
 
核心能力關聯
核心能力與課程規劃關聯圖
課程大綱
為確保您我的權利,請尊重智慧財產權及不得非法影印
課程概述

Course Outline
1. Unit 1 Introduction: Number Systems and Conversion
2. Unit 2 Boolean Algebra
3. Unit 3 Boolean Algebra (continued)
4. Unit 4 Applications of Boolean Algebra: Minterm and Maxterm Expansions
5. Unit 5 K-Maps
6. Unit 6 Quine-McClusky Method
7. Unit 7 Multi-Level Gate Circuits: NAND and NOR Gates
8. Unit 8 Combinational Circuit Design and Simulation Using Gates
9. Unit 9 Multiplexers, Decodes and PLD
10. Unit 10 Introduction to VHDL
11. Unit 11 Latches and FFs
12. Unit 12 Registers and Counters
13. Unit 13 Analysis of Clocked Sequential Circuits
14. Unit 14 Derivation of State Graphs and Tables
15. Unit15 Reduction of State Tables-- State assignment
16. Unit 16 Sequential Circuit Design
17. Unit 18 Circuits for Arithmetic Operations
 

課程目標
大學部
•1 運用數學、科學及工程知識的能力。

•2 設計與執行實驗,以及分析與解釋數據的能力。

•3 執行工程實務所需技術、技巧及使用工具之能力。

•4 設計工程系統、元件或製程之能力。

讓學生學習邏輯設計的基本原理,輔以Verilog語言之教學,讓學生具有將來數位邏輯晶片設計之基礎。  
課程要求
 
預期每週課後學習時數
 
Office Hours
 
參考書目
TEXTBOOK
C. H. Roth, Jr. and L. L. Kinney, Fundamentals of Logic Design, 7th edition, CENGAGE Learning. 
指定閱讀
 
評量方式
(僅供參考)
 
No.
項目
百分比
說明
1. 
HW 
14% 
 
2. 
Quiz 1 
4% 
 
3. 
Midterm 
35% 
 
4. 
Quiz 2 
4% 
 
5. 
Project 
6% 
 
6. 
Final 
35% 
 
7. 
Participation 
2% 
 
8. 
學期總成績 
100% 
Final letter grade依分佈等第給分(A+: within top 8% among the total student body of four classes in whole) 
 
課程進度
週次
日期
單元主題
第1週
09/18, 09/19  Ch 1 Number Systems and Conversion <BR>
Ch 2 Boolean Algebra 
第2週
09/25, 09/26  Ch 2 Boolean Algebra <BR>
Ch 3 Boolean Algebra (Continued) 
第3週
10/02, 10/03  Ch 4 Applications of Boolean Algebra 
第4週
10/09  Ch 5 Karnaugh Map 
第5週
10/16, 10/17  Ch 5 Karnaugh Maps <BR>
Ch 7 Multi-Level Gate Circuits; NAND NOR Gates 
第6週
10/23, 10/24  Quiz 1 (Ch 1-4) <BR>
Ch 8 Combinational Ckt Design (skip 8.1, 8.2)
 
第7週
10/30, 10/31  Ch 8 Combinational Ckt Design (skip 8.1, 8.2) <BR>
Ch 9 Multiplexers Decoders and PLDs (skip 9.7, 9.8)

 
第8週
11/06 , 11/07  Ch 9 Multiplexers Decoders and PLDs (skip 9.7, 9.8) <BR>
Combinational Circuit Design using Altera Quartus II; Verilog Basics
 
第9週
11/13, 11/14  Review Session <BR>
Midterm (Ch1-9)
 
第10週
11/20, 11/21  Ch 11 Latches and FFs 
第11週
11/27, 11/28  Ch 12 Registers and Counters 
第12週
12/04, 12/05  Ch 13 Analysis of Clocked Sequential Ckts 
第13週
12/11, 12/12  Ch 14 Derivation of State Graphs and Tables ( Skip Examples 2 & 3 in Sec. 14.3) <BR>
Ch 15 Reduction of State Tables (15.1 to 15.2) 
第14週
12/18, 12/19  Quiz 2 (Ch 11-13) <BR>
Sequential Circuit Design using Altera Quartus II; Verilog Basics
 
第15週
12/25, 12/26  Ch 16 Sequential Ckt Design (16.1 to 16.4) 
第16週
01/01, 01/02  Holiday <BR>
Help Session
 
第17週
01/08, 01/09  Presentation of Selected Projects <BR>
Supplementary materials
 
第18週
01/15, 01/16  Review Session <BR>
Final exam