課程資訊
課程名稱
交換電路與邏輯設計
Switching Circuit and Logic Design 
開課學期
109-1 
授課對象
電機工程學系  
授課教師
盧奕璋 
課號
EE2012 
課程識別碼
901 32300 
班次
03 
學分
3.0 
全/半年
半年 
必/選修
必修 
上課時間
星期四8(15:30~16:20)星期五8,9(15:30~17:20) 
上課地點
電二106電二106 
備註
本系優先。
總人數上限:60人 
Ceiba 課程網頁
http://ceiba.ntu.edu.tw/1091_SCLD 
課程簡介影片
 
核心能力關聯
核心能力與課程規劃關聯圖
課程大綱
為確保您我的權利,請尊重智慧財產權及不得非法影印
課程概述

Course Outline
1. Unit 1 Introduction: Number Systems and Conversion
2. Unit 2 Boolean Algebra
3. Unit 3 Boolean Algebra (continued)
4. Unit 4 Applications of Boolean Algebra: Minterm and Maxterm Expansions
5. Unit 5 K-Maps
6. Unit 6 Quine-McClusky Method
7. Unit 7 Multi-Level Gate Circuits: NAND and NOR Gates
8. Unit 8 Combinational Circuit Design and Simulation Using Gates
9. Unit 9 Multiplexers, Decodes and PLD
10. Unit 11 Latches and FFs
11. Unit 12 Registers and Counters
12. Unit 13 Analysis of Clocked Sequential Circuits
13. Unit 14 Derivation of State Graphs and Tables
14. Unit 15 Reduction of State Tables-- State assignment
15. Unit 16 Sequential Circuit Design


 

課程目標
Basic knowledges in Switching Circuits and Logic Design 
課程要求
Quiz 1~4, Quartus II assignment 1 & 2, Midterm, Final

Final letter grade according to distribution (A+: within top 8% among the total student body of four classes in whole)

 
預期每週課後學習時數
 
Office Hours
 
參考書目
 
指定閱讀
C. H. Roth, Jr. and L. L. Kinney, Fundamentals of Logic Design, 7th edition, CENGAGE Learning.  
評量方式
(僅供參考)
 
No.
項目
百分比
說明
1. 
Quiz 1~4 
20% 
 
2. 
Midterm 
34% 
 
3. 
Quartus II 
10% 
 
4. 
Final 
34% 
 
5. 
Participation 
2% 
 
 
課程進度
週次
日期
單元主題
第1-1週
09/17  Ch 1 Introduction, Number Systems 
第1-2週
09/18  Ch 1 Introduction, Number Systems
Ch 2 Boolean Algebra 
第2-1週
09/24  Ch 2 Boolean Algebra 
第2-2週
09/25  Ch 2 Boolean Algebra
Ch 3 Boolean Algebra (Continued) 
第2-3週
09/26  Ch 3 Boolean Algebra (Continued) 
第3-1週
10/01  Holiday 
第3-2週
10/02  Holiday 
第4-1週
10/08  Quiz 1 (Ch 1~3) 
第4-2週
10/09  Holiday 
第5-1週
10/15  Ch 4 Applications of Boolean Algebra 
第5-2週
10/16  Ch 4 Applications of Boolean Algebra
Ch 5 Karnaugh Maps 
第6-1週
10/22  Ch 5 Karnaugh Maps 
第6-2週
10/23  Ch 7 Multi-Level Gate Circuits; NAND NOR Gates 
第7-1週
10/29  Quiz 2 (Ch 4~5) 
第7-2週
10/30  Ch 8 Combinational Circuit Design 
第8-1週
11/05  Ch 9 Multiplexers Decoders and PLDs 
第8-2週
11/06  Ch 9 Multiplexers Decoders and PLDs 
第9-1週
11/12  Review Session 
第9-2週
11/13  Midterm (Ch 1~5, 7~9) 
第10-1週
11/19  Ch 11 Latches and Flip-Flops 
第10-2週
11/20  Ch 11 Latches and Flip-Flops 
第11-1週
11/26  Ch 12 Registers and Counters 
第11-2週
11/27  Combinational Circuit Design using Altera Quartus II 
第12-1週
12/03  Ch 12 Registers and Counters 
第12-2週
12/04  Ch 12 Registers and Counters
Ch 13 Analysis of Clocked Sequential Circuits 
第13-1週
12/10  Quiz 3 (Ch11~12) 
第13-2週
12/11  Sequential Circuit Design using Altera Quartus II  
第14-1週
12/17  Ch 13 Analysis of Clocked Sequential Circuits 
第14-2週
12/18  Ch 14 Derivation of State Graphs and Tables 
第15-1週
12/24  Ch 14 Derivation of State Graphs and Tables 
第15-2週
12/25  Quiz 4 (Ch 13~14)
Ch 15 Reduction of State Tables
 
第16-1週
12/31  Ch 15 Reduction of State Tables 
第16-2週
01/01  Holiday 
第17-1週
01/07  Ch 16 Sequential Circuit Design 
第17-2週
01/08  Supplementary Materials 
第18-1週
01/14  Review Session 
第18-2週
01/15  Final Exam (Ch 11~16)