課程資訊
課程名稱
交換電路與邏輯設計
Switching Circuit and Logic Design 
開課學期
103-1 
授課對象
積體電路設計第二專長學程  
授課教師
盧奕璋 
課號
EE2012 
課程識別碼
901 32300 
班次
03 
學分
全/半年
半年 
必/選修
必修 
上課時間
星期四6(13:20~14:10)星期五7,8(14:20~16:20) 
上課地點
電二106電二106 
備註
本系優先
總人數上限:70人 
Ceiba 課程網頁
http://ceiba.ntu.edu.tw/1031EE2012_03 
課程簡介影片
 
核心能力關聯
核心能力與課程規劃關聯圖
課程大綱
為確保您我的權利,請尊重智慧財產權及不得非法影印
課程概述

Course Outline
1. Unit 1 Introduction: Number Systems and Conversion
2. Unit 2 Boolean Algebra
3. Unit 3 Boolean Algebra (continued)
4. Unit 4 Applications of Boolean Algebra: Minterm and Maxterm Expansions
5. Unit 5 K-Maps
6. Unit 6 Quine-McClusky Method
7. Unit 7 Multi-Level Gate Circuits: NAND and NOR Gates
8. Unit 8 Combinational Circuit Design and Simulation Using Gates
9. Unit 9 Multiplexers, Decodes and PLD
10. Unit 11 Latches and FFs
11. Unit 12 Registers and Counters
12. Unit 13 Analysis of Clocked Sequential Circuits
13. Unit 14 Derivation of State Graphs and Tables
14. Unit 15 Reduction of State Tables and State Assignment
15. Unit 16 Sequential Circuit Design
16. Unit 18 Circuits for Arithmetic Operations
17. Unit 19 State Machine Design with State Machine Charts 

課程目標
Students will learn how to use logic gates and sequencing elements to design digital circuits. 
課程要求
Midterm: 35%
Final: 35%
Quiz 1: 4%
Quiz 2: 4%
Homework: 14%
Project: 6%
Lab: 2%
學期成績依原始總數分佈以等第給分(A+的原始總分需進入四班所有修課同學的前8%) 
預期每週課後學習時數
 
Office Hours
 
參考書目
待補 
指定閱讀
教科書: C. H. Roth, Jr. and L. L. Kinney, Fundamentals of Logic Design, 7e, CL-Engineering, 2013. 
評量方式
(僅供參考)
 
No.
項目
百分比
說明
1. 
Homework 
14% 
2% x 7 
2. 
Quiz 1 
4% 
Ch 1~4 
3. 
Midterm 
35% 
Ch 1~9 
4. 
Quiz 2 
4% 
Ch 11~13 
5. 
Project 
6% 
2 members in each team 
6. 
Final Exam 
35% 
Ch 11~16 
7. 
Participation 
2% 
(重要)學期成績依原始總數分佈以等第給分 
 
課程進度
週次
日期
單元主題
第01-1週
9/18  Ch 1 Number Systems and Conversion 
第01-2週
9/19  Ch 1 Number Systems and Conversion;
Ch 2 Boolean Algebra 
第02-1週
9/25  Ch 2 Boolean Algebra 
第02-2週
9/26  Ch 3 Boolean Algebra (continued) 
第03-1週
10/2  Ch 4 Applications of Boolean Algebra 
第03-2週
10/3  Ch 4 Applications of Boolean Algebra 
第04-1週
10/9  Ch 5 K-Maps 
第04-2週
10/10  Holiday 
第05-1週
10/16  Ch 5 K-Maps 
第05-2週
10/17  Ch 7 Multi-Level Gate Circuits  
第06-1週
10/23  Quiz 1 
第06-2週
10/24  Ch 8 Combinational Circuit Design (skip 8.1, 8.2) 
第07-1週
10/30  Ch 8 Combinational Circuit Design (skip 8.1, 8.2) 
第07-2週
10/31  Ch 9 Multiplexers, Decoders, and PLDs (skip 9.7, 9.8) 
第08-1週
11/6  Ch 9 Multiplexers, Decoders, and PLDs (skip 9.7, 9.8) 
第08-2週
11/7  Combinational Circuit Design using Altera Quartus II; Verilog Basics; (重要)請參考共同課程網頁 https://sites.google.com/site/ld2014fall/
建議可以攜帶個人電腦同步筆記或練習 
第09-1週
11/13  Review Session 
第09-2週
11/14  Midterm 
第10-1週
11/20  Ch 11 Latches and FFs 
第10-2週
11/21  Ch 11 Latches and FFs 
第11-1週
11/27  Ch 12 Registers and Counters 
第11-2週
11/28  Ch 12 Registers and Counters 
第12-1週
12/4  Ch 13 Analysis of Clocked Sequential Circuits 
第12-2週
12/5  Ch 13 Analysis of Clocked Sequential Circuits 
第13-1週
12/11  Ch 14 Derivation of State Graphs and Tables (skip Ex.2 & 3 in Sec. 14.3) 
第13-2週
12/12  Ch 14 Derivation of State Graphs and Tables (skip Ex.2 & 3 in Sec. 14.3);
Ch 15 Reduction of State Tables (15.1 and 15.2) 
第14-1週
12/18  Quiz 2 
第14-2週
12/19  Sequential Circuit Design using Altera Quartus II; Verilog Basics; (重要)請參考共同課程網頁 https://sites.google.com/site/ld2014fall/ 建議可以攜帶個人電腦同步筆記或練習
 
第15-1週
12/25  Sequential Circuit Design (16.1 to 16.4) 
第15-2週
12/26  Sequential Circuit Design (16.1 to 16.4) 
第16-1週
1/1  Holiday 
第16-2週
1/2  Holiday 
第17-1週
1/8  Presentation of Selected Projects 
第17-2週
1/9  Supplementary Material 
第18-1週
1/15  Review Session 
第18-2週
1/16  Final Exam