課程資訊
課程名稱
數位系統設計
Digital System Design 
開課學期
104-2 
授課對象
電機資訊學院  電機工程學系  
授課教師
吳安宇 
課號
EE4041 
課程識別碼
901 43500 
班次
 
學分
全/半年
半年 
必/選修
選修 
上課時間
星期三7,8,9(14:20~17:20) 
上課地點
電二106 
備註
總人數上限:40人 
Ceiba 課程網頁
http://ceiba.ntu.edu.tw/1042_DSD 
課程簡介影片
 
核心能力關聯
核心能力與課程規劃關聯圖
課程大綱
為確保您我的權利,請尊重智慧財產權及不得非法影印
課程概述

Digital System Design Introduction
Fundamentals of Hardware Description Language
Logic Design at Register Transfer Level
Logic Design with Behavior Coding, Design Validation
Synthesizable Coding of Verilog
Coding Style and Verification Tool
Synthesis Tool Usage
Complexity Management and Performance Improvement
Implementation Project: MIPS Processor 

課程目標
Basics:
Basic overview of digital systems
Front-end cell-based design flow, theory & practice
Refinement and improvement issues for digital systems

Presentation:
Implementation project
Peer competetion for advanced design features
Oral presentation 
課程要求
Prerequisite:
Switch circuits and logic designs
Electronics

Grading:
CAD Labs and Homework 34%
Midterm Exam 28%
Final Project 30%
Impression (Attendance and Attitude) 8%
 
預期每週課後學習時數
 
Office Hours
 
參考書目
Textbook: Main:
Course slides.

For reference:
"Advanced Digital Design with the Verilog HDL," by M. D. Ciletti, Prentice Hall, 2003. 
指定閱讀
待補 
評量方式
(僅供參考)
   
課程進度
週次
日期
單元主題
第1週
2/24  Course Overview,
Digital System Design Introduction
 
第2週
3/02  Fundamentals of Hardware Description Language (Ch1 - 3) 
第3週
3/09  Logic Design at Register Transfer Level (Ch 4, 7) 
第4週
3/16  Logic Design with Behavior Coding, Design Verification Tool (Ch 8 - 10) 
第6週
3/30  Testbench Writing,
Synthesizable Coding of Verilog
 
第7週
4/06  Complexity Management & Improving Timing/Area/Power 
第8週
4/13  Synthesis Overview and Tool Usage 
第9週
4/20  Midterm Exam 
第10週
4/27  Advanced Topics on Synthesis 
第11週
5/04  Design Guideline: From Spec to Circuit 
第13週
5/18  Pipelined Architecture of MIPS 
第14週
5/25  Machine Test 
第15週
6/01  Project Check Point (With Proposal) 
第16週
6/08  Break 
第17週
6/15  Project Presentation