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課程名稱 |
電腦輔助積體電路系統設計
COMPUTER-AIDED VLSI SYSTEM DESIGN |
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開課學期 |
96-1 |
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授課對象 |
電機資訊學院 電信工程學研究所 |
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授課教師 |
簡韶逸 |
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課號 |
EEE5022 |
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課程識別碼 |
943 U0240 |
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班次 |
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學分 |
3 |
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全/半年 |
半年 |
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必/選修 |
選修 |
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上課時間 |
星期四2,3,4(9:10~12:10) |
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上課地點 |
博理113 |
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備註 |
總人數上限：80人 |
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課程簡介影片 |
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核心能力關聯 |
核心能力與課程規劃關聯圖 |
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課程大綱
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為確保您我的權利,請尊重智慧財產權及不得非法影印
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課程概述 |
使學生熟悉ASIC設計主要之計算機輔助設計(CAD)工具。本課程將帶領學生由Verilog RTL coding 開始，經過合成(Synthesis)，測試(Testing)，等等，一直到FPGA Implementation。修完本課程，將了解ASIC流程，並具備設計師最重要的CAD工具知識。 |
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課程目標 |
VerilogSynthesis (Synopsys Design Compiler)Static Timing Analysis (Synopsys Prime Time)Design Fro Testability and Test Pattern Generation (synopsys Dft Compiler and Tetramax)Place and Route (Silicon Ensemble and Apollo)Design Rule Check (Dracula)Post Layout Simulation Power and Timing (Power Mill and Time Mill)FPGA Implementation (Altera Xilinx)Final Project |
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課程要求 |
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預期每週課後學習時數 |
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Office Hours |
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參考書目 |
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指定閱讀 |
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評量方式
(僅供參考) |
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