課程資訊
課程名稱
電腦輔助積體電路系統設計
COMPUTER-AIDED VLSI SYSTEM DESIGN 
開課學期
97-1 
授課對象
電機資訊學院  電子工程學研究所  
授課教師
簡韶逸 
課號
EEE5022 
課程識別碼
943 U0240 
班次
 
學分
全/半年
半年 
必/選修
選修 
上課時間
星期四2,3,4(9:10~12:10) 
上課地點
明達231 
備註
ICS組與EDA組碩士生在學期間三選一必修核心課程之一
總人數上限:80人 
 
課程簡介影片
 
核心能力關聯
核心能力與課程規劃關聯圖
課程大綱
為確保您我的權利,請尊重智慧財產權及不得非法影印
課程概述

使學生熟悉ASIC設計主要之計算機輔助設計(CAD)工具。本課程將帶領學生由Verilog RTL coding 開始,經過合成(Synthesis),測試(Testing),等等,一直到FPGA Implementation。修完本課程,將了解ASIC流程,並具備設計師最重要的CAD工具知識。 

課程目標
VerilogSynthesis (Synopsys Design Compiler)Static Timing Analysis (Synopsys Prime Time)Design Fro Testability and Test Pattern Generation (synopsys Dft Compiler and Tetramax)Place and Route (Silicon Ensemble and Apollo)Design Rule Check (Dracula)Post Layout Simulation Power and Timing (Power Mill and Time Mill)FPGA Implementation (Altera Xilinx)Final Project 
課程要求
 
預期每週課後學習時數
 
Office Hours
 
參考書目
 
指定閱讀
 
評量方式
(僅供參考)
   
課程進度
週次
日期
單元主題
無資料