課程資訊
課程名稱
電腦輔助積體電路系統設計
Computer-aided Vlsi System Design 
開課學期
105-1 
授課對象
電機資訊學院  電子工程學研究所  
授課教師
黃俊郎 
課號
EEE5022 
課程識別碼
943 U0240 
班次
 
學分
全/半年
半年 
必/選修
選修 
上課時間
星期三2,3,4(9:10~12:10) 
上課地點
電二229 
備註
ICS組與EDA組碩士生在學期間二選一核心必修課程之一。
總人數上限:100人 
Ceiba 課程網頁
http://ceiba.ntu.edu.tw/1051EEE5022_CVSD_F16 
課程簡介影片
 
核心能力關聯
核心能力與課程規劃關聯圖
課程大綱
為確保您我的權利,請尊重智慧財產權及不得非法影印
課程概述

1. VLSI System Design Overview
2. Verilog-HDL
3. Synthesis
4. Design for Testability and Automatic Test Pattern Generation
5. Static Timing Analysis
6. Placement and Routing
7. Design Rule Check, Layout versus Schematic, Layout Parasitic Extraction
8. Verification
9. FPGA Prototyping  

課程目標
Students will learn how to design VLSI circuits and systems following a standard VLSI system design flow, where various electronic design automation (EDA) tools will be used extensively in the semester.  
課程要求
Prerequisite: VLSI Design

Homework 35%
Midterm 35%
Project 30%  
預期每週課後學習時數
 
Office Hours
另約時間 
參考書目
待補 
指定閱讀
Cadence Verilog Manual and Lecture Notes  
評量方式
(僅供參考)
 
No.
項目
百分比
說明
1. 
Attendance 
10% 
 
2. 
Homework  
35% 
5% for HW 1/2/4/5/6, 10% for HW3 
3. 
Midterm  
20% 
Closed-book writing test 
4. 
Project  
35% 
 
 
課程進度
週次
日期
單元主題
第1週
9/14  Introduction 
第2週
9/21  Verilog-HDL (1)  
第4週
10/05  Verilog-HDL (2)  
第5週
10/12  Verilog-HDL (3) 
第6週
10/19  Verilog-HDL (4) 
第7週
10/26  Synthesis (1) 
第8週
11/02  Synthesis (2) 
第9週
11/09  DFT/ATPG 
第10週
11/16  Static Timing Analysis 
第11週
11/23  Midterm 
第12週
11/30  Placement 
第13週
12/07  Routing 
第14週
12/14  DRC/LVS 
第15週
12/21  Verification 
第16週
12/28  FPGA 
第17週
1/04  外賓演講/office hour 
第18週
01/11  Project Presentation