課程資訊
課程名稱
電腦輔助積體電路系統設計
Computer-aided Vlsi System Design 
開課學期
104-1 
授課對象
電機資訊學院  電子工程學研究所  
授課教師
吳安宇 
課號
EEE5022 
課程識別碼
943 U0240 
班次
 
學分
全/半年
半年 
必/選修
選修 
上課時間
星期三2,3,4(9:10~12:10) 
上課地點
電二229 
備註
ICS/EDA組碩士生在學期間二選一必修核心課程之一。
總人數上限:100人 
Ceiba 課程網頁
http://ceiba.ntu.edu.tw/1041_CVSD 
課程簡介影片
 
核心能力關聯
核心能力與課程規劃關聯圖
課程大綱
為確保您我的權利,請尊重智慧財產權及不得非法影印
課程概述

1. VLSI System Design Overview
2. Verilog-HDL
3. Synthesis
4. Design for Testability and Automatic Test Pattern Generation
5. Static Timing Analysis
6. Placement and Routing
7. Design Rule Check, Layout versus Schematic, Layout Parasitic Extraction
8. Verification
9. FPGA Prototyping  

課程目標
Students will learn how to design VLSI circuits and systems following a standard VLSI system design flow, where various electronic design automation (EDA) tools will be used extensively in the semester.  
課程要求
Homework 35%
Midterm 35%
Project 30%  
預期每週課後學習時數
 
Office Hours
 
參考書目
待補 
指定閱讀
Cadence Verilog Manual and Lecture Notes  
評量方式
(僅供參考)
 
No.
項目
百分比
說明
1. 
Homework 
35% 
5% for HW 1/2/4/5/6, 10% for HW3 
2. 
Midterm 
35% 
 
3. 
Final Project 
30% 
 
 
課程進度
週次
日期
單元主題
第1週
9/16  Introduction 
第2週
9/23  Verilog-HDL (1) (本週將使用於總圖B1影印中心購買之講義上課 不提供投影片下載)  
第3週
9/30  Verilog-HDL (2)  
第4週
10/07  Verilog-HDL (3)  
第5週
10/14  Verilog-HDL (4)  
第6週
10/21  Synthesis (1)  
第7週
10/28  Synthesis (2)  
第8週
11/04  ATPG 
第9週
11/11  Static Timing 
第10週
11/18  Midterm 
第11週
11/25  Placement and Routing (1)  
第12週
12/02  Placement and Routing (2)  
第13週
12/09  DRC/LVS/PEX 
第14週
12/16  Verification  
第15週
12/23  FPGA  
第16週
12/30  Project Presentation (1)  
第17週
1/06  Project Presentation (2)  
第18週
2016/01/14  Project Presentation (3)