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課程名稱 |
電腦輔助積體電路系統設計
Computer-aided Vlsi System Design |
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開課學期 |
111-1 |
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授課對象 |
重點科技研究學院與三校聯盟 積體電路設計與自動化碩士學位學程 |
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授課教師 |
楊家驤 |
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課號 |
EEE5022 |
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課程識別碼 |
943 U0240 |
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班次 |
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學分 |
3.0 |
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全/半年 |
半年 |
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必/選修 |
選修 |
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上課時間 |
星期二7,8,9(14:20~17:20) |
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上課地點 |
明達205 |
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備註 |
總人數上限：100人 |
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課程簡介影片 |
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核心能力關聯 |
核心能力與課程規劃關聯圖 |
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課程大綱
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為確保您我的權利,請尊重智慧財產權及不得非法影印
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課程概述 |
Computer-Aided VLSI System Design |
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課程目標 |
在此門課中，學生將學會如何設計超大型積體電路與系統 (VLSI circuit and system)，並且使用標準邏輯單元設計的正規流程，學期中也會大量的使用到電子設計自動化軟體 (EDA tool)。 |
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課程要求 |
11次課堂實驗
5次作業
1次期中考
1次團體期末專題 |
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預期每週課後學習時數 |
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Office Hours |
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參考書目 |
課程講義 |
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指定閱讀 |
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評量方式
(僅供參考) |
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No. |
項目 |
百分比 |
說明 |
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1. |
課堂參與 (實驗) |
5% |
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2. |
作業 |
30% |
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3. |
期中考 |
30% |
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4. |
期末專題 |
35% |
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週次 |
日期 |
單元主題 |
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第01週 |
09/06 |
課程介紹 |
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第02週 |
09/13 |
硬體描述語言 - Verilog (1) |
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第03週 |
09/20 |
硬體描述語言 - Verilog (2) |
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第04週 |
09/27 |
硬體描述語言 - Verilog (3) |
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第05週 |
10/04 |
硬體描述語言 - Verilog (4) |
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第06週 |
10/11 |
邏輯合成 (1) |
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第07週 |
10/18 |
邏輯合成 (2) |
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第08週 |
10/25 |
靜態時序分析 |
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第09週 |
11/01 |
期中考 |
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第10週 |
11/08 |
期中考閱卷及期末專題公布 |
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第11週 |
11/15 |
自動化佈局繞線 (1) |
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第12週 |
11/22 |
自動化佈局繞線 (2) |
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第13週 |
11/29 |
自動化佈局繞線 (3) |
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第14週 |
12/06 |
晶片物理驗證 - PVS/DRC/LVS |
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第15週 |
12/13 |
形式驗證 |
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第16週 |
12/20 |
高階邏輯合成 |
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第17週 |
12/27 |
期末專題報告 |
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