課程名稱 |
電腦輔助積體電路系統設計 Computer-aided Vlsi System Design |
開課學期 |
108-1 |
授課對象 |
電機資訊學院 電機工程學研究所 |
授課教師 |
楊家驤 |
課號 |
EEE5022 |
課程識別碼 |
943 U0240 |
班次 |
|
學分 |
3.0 |
全/半年 |
半年 |
必/選修 |
選修 |
上課時間 |
星期四7,8,9(14:20~17:20) |
上課地點 |
明達205 |
備註 |
總人數上限:150人 |
Ceiba 課程網頁 |
http://ceiba.ntu.edu.tw/1081EEE5022_ |
課程簡介影片 |
|
核心能力關聯 |
核心能力與課程規劃關聯圖 |
課程大綱
|
為確保您我的權利,請尊重智慧財產權及不得非法影印
|
課程概述 |
Computer-Aided VLSI System Design |
課程目標 |
Verilog, Synthesis, DFT/ATPG, Static Timing Analysis, Placement and Routing, DRC/LVS/LPE, Verification |
課程要求 |
9 Labs, 7 Homework Assignments, 1 Midterm, 1 Group Final Project |
預期每週課後學習時數 |
|
Office Hours |
|
指定閱讀 |
TBA |
參考書目 |
TBA |
評量方式 (僅供參考) |
|
週次 |
日期 |
單元主題 |
第1週 |
2019/09/12 |
Introduction |
第2週 |
2019/09/19 |
Verilog - I |
第3週 |
2019/09/26 |
Verilog - II |
第4週 |
2019/10/03 |
Verilog - III |
第5週 |
2019/10/10 |
國慶日放假 |
第6週 |
2019/10/17 |
Verilog - IV |
第7週 |
2019/10/24 |
Synthesis - I |
第8週 |
2019/10/31 |
Synthesis - II |
第9週 |
2019/11/07 |
期中考放假 |
第10週 |
2019/11/14 |
Static Timing Analysis |
第11週 |
2019/11/21 |
Midterm |
第12週 |
2019/11/28 |
Verification
[Final Project] team up |
第13週 |
2019/12/05 |
Cadence Formal Verification (JasperGold)
[Final Project] announce |
第14週 |
2019/12/12 |
Placement |
第15週 |
2019/12/19 |
Routing |
第16週 |
2019/12/26 |
DRC/LVS |
第17週 |
2020/01/02 |
Testing |
第18週 |
2020/01/09 |
Cadence Formal
High Level Synthesis |
第19週 |
2020/01/16 |
Project Presentation |
|